|Wystawione w kategorii:
Masz taki przedmiot na sprzedaż?

Sva: The Power of Assertions in Systemverilog autorstwa Eduarda Cerny'ego: Nowy

Tekst oryginalny
Sva: The Power of Assertions in Systemverilog by Eduard Cerny: New
Stan:
Nowy
Cena:
US $144,92
Około585,17 zł
Wysyłka:
Bezpłatnie Standard Shipping. Zobacz szczegółydla wysyłki
Znajduje się w: Sparks, Nevada, Stany Zjednoczone
Dostawa:
Szacowana między Wt, 7 maj a So, 11 maj do 43230
Czas dostawy jest szacowany naszą metodą na podstawie odległości między kupującym a lokalizacją przedmiotu, wybranej usługi wysyłkowej, historii wysyłek sprzedawcy i innych czynników. Czasy dostawy mogą się różnić, szczególnie w okresach największego ruchu.
Zwroty:
Zwrot w ciągu 30 dni. Za wysyłkę zwrotną płaci kupujący. Zobacz szczegóły- aby uzyskać więcej informacji dotyczących zwrotów
Płatności:
     

Kupuj bez obaw

Gwarancja zwrotu pieniędzy eBay
Otrzymasz przedmiot, jaki zamawiasz, albo zwrot pieniędzy. 

Informacje o sprzedawcy

Zarejestrowany jako sprzedawca-firma
Sprzedawca ponosi pełną odpowiedzialność za wystawienie tej oferty sprzedaży.
Nr przedmiotu eBay: 285730867841
Ostatnia aktualizacja: 07-04-2024 14:56:18 CEST Wyświetl wszystkie poprawkiWyświetl wszystkie poprawki

Parametry przedmiotu

Stan
Nowy: Nowa, nieczytana, nieużywana książka w idealnym stanie, wszystkie strony, bez uszkodzeń. Aby ...
Book Title
Sva: The Power of Assertions in Systemverilog
Publication Date
2016-08-23
Edition Number
2
Pages
590
ISBN
9783319331096
Item Length
9.2in
Publisher
Springer International Publishing A&G
Publication Year
2016
Type
Textbook
Format
Trade Paperback
Language
English
Item Height
1.2in
Author
Dmitry Korchemny, Surrendra Dudani, Eduard Cerny, John Havlicek
Genre
Technology & Engineering, Computers
Topic
Systems Architecture / General, Electronics / Circuits / General, Software Development & Engineering / Systems Analysis & Design
Item Width
6.1in
Item Weight
321.8 Oz
Number of Pages
Xix, 590 Pages

O tym produkcie

Product Information

This book is a comprehensive guide to assertion-based verification of hardware designs using System Verilog Assertions (SVA). It enables readers to minimize the cost of verification by using assertion-based techniques in simulation testing, coverage collection and formal analysis. The book provides detailed descriptions of all the language features of SVA, accompanied by step-by-step examples of how to employ them to construct powerful and reusable sets of properties. The book also shows how SVA fits into the broader System Verilog language, demonstrating the ways that assertions can interact with other System Verilog components. The reader new to hardware verification will benefit from general material describing the nature of design models and behaviors, how they are exercised, and the different roles that assertions play. This second edition covers the features introduced by the recent IEEE 1800-2012. System Verilog standard, explaining in detail the new and enhanced assertion constructs. The book makes SVA usable and accessible for hardware designers, verification engineers, formal verification specialists and EDA tool developers. With numerous exercises, ranging in depth and difficulty, the book is also suitable as a text for students.

Product Identifiers

Publisher
Springer International Publishing A&G
ISBN-10
3319331094
ISBN-13
9783319331096
eBay Product ID (ePID)
229021007

Product Key Features

Author
Dmitry Korchemny, Surrendra Dudani, Eduard Cerny, John Havlicek
Format
Trade Paperback
Language
English
Topic
Systems Architecture / General, Electronics / Circuits / General, Software Development & Engineering / Systems Analysis & Design
Publication Year
2016
Type
Textbook
Genre
Technology & Engineering, Computers
Number of Pages
Xix, 590 Pages

Dimensions

Item Length
9.2in
Item Height
1.2in
Item Width
6.1in
Item Weight
321.8 Oz

Additional Product Features

Number of Volumes
1 Vol.
Lc Classification Number
Tk7867-7867.5
Edition Number
2
Publication Name
Sva : the Power of Assertions in Systemverilog
Table of Content
Part I. Opening.- Introduction.- System Verilog Language and Overview.- System Verilog Simulation Semantics.- Part II. Basic Assertions.- Assertion Statements.- Basic Properties.- Basic Sequences.- Assertion System Functions and Tasks.- Part III. Metalanguage Constructs.- Let, Sequence and Property Declarations; Inference.- Checkers.- Part IV. Advanced Assertions.- Advanced Properties.- Advanced Sequences.- Clocks.- Resets.- Procedural Concurrent Assertions.- An Apology for Local Variables.- Mechanics of Local Variables.- Recursive Properties.- Coverage.- Debugging Assertions and Efficiency Considerations.- Part V. Formal Verification.- Introduction to Assertion-Based Formal Verification.- Formal Verification and Models.- Formal Semantics.- Part VI. Advanced Checkers.- Checkers in Formal Verification.- Checker Libraries.- Appendix.- References.- Index.
Copyright Date
2015
Intended Audience
Trade
Illustrated
Yes

Opis przedmiotu podany przez sprzedawcę

Informacje o firmie

Alibris, Inc.
Rob Lambert
2560 9th St
Ste 215
94710-2565 Berkeley, CA
United States
Pokaż informacje kontaktowe
:liam-Emoc.sirbila@90_skoob_flah
Oświadczam, że wszystkie moje działania związane ze sprzedażą będą zgodne z wszystkimi przepisami i regulacjami UE.
AlibrisBooks

AlibrisBooks

98,5% opinii pozytywnych
Sprzedane przedmioty: 1,7 mln

Oceny szczegółowe

Średnia z ostatnich 12 miesięcy

Dokładność opisu
4.9
Przystępny koszt wysyłki
4.9
Szybkość wysyłki
4.9
Komunikacja
4.9
Zarejestrowany jako sprzedawca-firma

Opinie sprzedawców (457 300)

6***9 (860)- Opinie wystawione przez kupującego.
Ostatni miesiąc
Zakup potwierdzony
Execellent Ebayer!
8***6 (16)- Opinie wystawione przez kupującego.
Ostatni miesiąc
Zakup potwierdzony
haven't read it yet but looking forward to it.
j***4 (32)- Opinie wystawione przez kupującego.
Ostatni miesiąc
Zakup potwierdzony
Excited to read. Delivery was swift. Thank you!